아날로그 집적 회로 설계 - anallogeu jibjeog hoelo seolgye


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0.0 반도체개발절차

아날로그 회로 설계자(Analog Circuit Designer(Engineering))가 되려면

아날로그 회로 설계자가 되려면....

1. 학력

일단 학력부터 얘기하자면 요즘같이 고학력자가 많은 시기에 학사로는 회로 설계자가 되기는 힘들다.

물론 학사로 취업하여 배워가면서 하는 길도 있지만 점점 취직, 이직이 힘든 추세이다.

2. 기본도서

내가 생각하기에 기본적으로 아래의 책은 갖고 있고, 읽어봤고, 어느정도 이해해야 한다고 생각한다.

Basic(학부에서 배우는 것, 요세는 어떤책으로 배우는지는 잘 모르겠다)

회로 이론 - CHARLES K. ALEXANDER

전자 회로 - Sedra, Smith or Razavi (점점 Razavi로 바뀌는 추세)

Advanced(학부 4학년때 배우거나, 대학원때 독학)

CMOS 아날로그 집적회로 설계 (상) by 박홍준

Analysis and Design of Analog Integrated Circuits by P. R. Gray, P. J. Hurst, S. H. Lewis, R. G. Meyer

Design of Analog CMOS Integrated Circuits by Behzad Razavi

Analog Integrated Circuit Design by David Johns and Kenneth W. Martin

CMOS Circuit Design, Layout, and Simulation by Baker

CMOS Analog Circuit Design by Philip E. Allen and Douglas R. Holberg,

Razavi 책을 보통 많이 본다.

아무거나 1권만 봐도 잘 설계할 수 있지만 심심할때 다른 책들도 읽어보기 바란다.

3. Tool

Basic

Cadence Schematic, Spectre(MMISM)

Synopsys HSPICE

Advanced

Cadence ADEXL,Layout,  

Mentor Calibre

기타 Mixed Simulation Method

사실 Advanced에 넣은것들도 전부 필수라고 생각한다.

하지만, Full Custom으로 설계, Layout, MPW, Test Board, 측정 까지 전체를 다 못해보고 졸업한 사람이 너무 많이 보여 Advanced로 구분 하였다.

경험이나 다른 요건 관련해서는 너무 case by case에 업황에 따라 바뀌는 것이라 생략한다.

아날로그 특성

아날로그 특성

  • 아날로그 신호는 매우 작은 크기의 신호 + 간섭(interfere)를 포함
  • 신호 처리(증폭기) + 간섭 제거(필터) ( + ADC )
    • 핵심 역할은 주로 op-amp가 처리

아날로그 설계의 난점

  • 디지털은 속도-전력 trade off관계를 갖는 반면, 아날로그는 속도, 전력, 이득, 정밀도, 잡음 등 고려할 점이 많아짐
  • 잡음, 누화(crosstalk), 간섭(interfere)에 매우 민감
  • 설계시 Full-Custom과정을 많이 거침 : 시뮬레이션, 모델링이 발전했음에도 실제 동작과의 차이 존재
  • IoT, 웨어러블 등 기기를 위한 Analog 회로 설계에 있어서 고성능 저전력, 디지털 회로와의 조합 등 trend 변화

아날로그 회로 설계

  • PVT : Process, Voltage, Temperature 요소에 대한 견고한 공정 필요
  • Typical - Fast - Slow 3가지를 동작 조건을 고려하여 몬테카를로 시뮬레이션을 이용한 무작위 조건 하에서 정상 동작하는지 확인 필요

CMOS (Compliment MOS)

  • 소자 크기, 제조 비용이 매우 작음
  • steady 상태의 current는 0에 가깝고, 스위칭 동작 시 전력 소모도 작은 편
  • Source-Drain 간 길이, Gate 산화막 두께가 회로에 중요한 역할

Threshold Voltage

  • Gate에 충분한 전압 (Threshold Voltage)가 인가되면 Source 전하가 Gate측 경계를 흐르다 Drain으로 이동
  • Channel이 형성, MOS가 켜진다 혹은 경계가 반전되었다고 표현
  • 문턱 전압 = work function(설계상 조절 x) + 도핑 농도의 함수
  • 최근 공정에서는 SVT(Standard Threshold), LVT(Low Threshold), HVT(High Threshold)로 나뉨
    • 대기시간이 긴 IOT 등의 경우 누설전류가 작아야 하는 requirement가 있어 HVT소자 사용

I-V Characteristics

  • VDS=VGS−VTHV_{DS}=V_{GS}-V_{TH}일 때 Drain 전류가 최대
    • 이보다 작으면 Triode, 크면 Saturation
    • ID=μnCoxideWL[(VGS−VTH )VDS−12VDS2]I_D=\mu_nC_{oxide}\frac{W}{L}[(V_{GS}-V_{TH})V_{DS}-\frac{1}{2}V_{DS}^2]
    • I Dmax=12μnCoxideWL(VGS−VTH)2I_{Dmax}=\frac{1}{2}\mu_nC_{oxide}\frac{W}{L}(V_{GS}-V_{TH})^2
  • 충분히 작은 Drain 영역(VDS<<2(VGS−VTH V_{DS}<<2(V_{GS}-V_{TH}))에서 MOS소자는 저항과 같이 동작
  • Saturation : VDSV_{DS}VG S−VTHV_{GS}-V_{TH}를 약간 상회할 때, 채널이 pinch-off됨
    아날로그 집적 회로 설계 - anallogeu jibjeog hoelo seolgye
    • Drain 전압이 늘 수록 채널의 depletion region이 늘어남
    • 이로 인해 pinch-off된 영역이 더 커짐 = 채널 길이는 짧아진 효과(Channel-Length Modulation)

Transconductance

  • 설계 = 사양을 만족하기 위해 parameter를 정하는 것
  • MOS 설계 parameter인 전류, 전압, size 중 size or 전류 조정이 상대적으로 쉬움
    (VTHV_{TH}는 거의 고정값, VGSV_{GS}는 bias 문제로 조정 폭 제한)
  • gm=∂ID∂VGS=2μnCoxideW LID=2IDVGS−VTHg_m=\frac{\partial I_D}{\partial V_{GS}}=\sqrt{2\mu_nC_{oxide}\frac{W}{L}I_D}=\frac{2I_D}{V_{GS}-V_{TH}}
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    • 고정된 size(W/L)에 대해서 ID−gmI_D-g_m은 루트 관계
    • 고정된 ID I_D에 대해 V−gmV-g_m은 역수 관계 형성
    • 비용 감축을 위한 size 조절 vs 사용전력 감축을 위한 ID I_D 조절

  • Body effect(Backgate Effect)
    • Source-Body(Substrate) 간 전압차에 의해 VTHV_{TH}가 증가
    • 입-출력 전압의 왜곡을 유발
  • Channel-Length Modulation
    • Drain 전압 변화에 의해 채널 길이가 짧아지는 효과가 발생하여 IDI_D가 증가
    • 채널 길이가 긴 경우 Channel-Length Modulation의 영향이 적음 : 아날로그 증폭기 설계시 공정이 미세해져도 면적 크기는 대체로 일정한 편
  • subthreshold conduction
    • 실제 MOS소자 동작은 문턱 전압 이하에서도 약한 inversion layer 형성

MOS Capacitance

  • Metal-Oxide-Semiconductor의 소자 특성에 의해 전기용량 영역이 자연스럽게 형성
  • MOS 크기가 증가(W, L 증가) 시 Gate 측의 Capacitance가 증가하는 부작용이 존재
    • gate switching시 필요한 에너지(Switch Loss), 전환 시간 증가
  • Source, Drain을 GND하고 Gate에 전압 인가시 Capacitor처럼 동작

CMOS Analog Basic

MOS의 스위치 특성

  • NMOS : high on - 저전압 통과
  • PMOS : low on - 고전압 통과
  • CMOS : high on - 신호 범위가 넓어야 하는 경우 활용
  • 입력 전압에 의해 on 상태의 저항값이 바뀌는 문제
    • 전압에 따라 Triode-saturation 상태가 바뀌기 때문에 발생
    • NMOS, PMOS를 병렬로 구성하면 입력전압에 독립적인 회로 구성 가능
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      • N, PMOS의 mobility와 크기가 각각 동일할 때 입력 전압에 동일한 회로 구성 가능

Channel Charge Injection


Switch Capacitor Fundamental

Simulated Resistor

  • I=ΔqT=C(V1−V2)T=V1−V2RI=\frac{\Delta q}{T}=\frac{C(V_1-V_2)}{T}=\frac{V_1-V_2}{R}
    • 회로의 저항 R=T/CR=T/C로 정의 가능
    • Simulated Resistor의 저항과 별도 C가 결합된 회로(필터, Modulator 등)의 경우 frequency RC2 RC_2의 오차가 1% 이내로 감소